cpu主頻如何去計(jì)算
cpu主頻如何去計(jì)算
cpu主頻有時(shí)候想要計(jì)算一下!該用什么方法去計(jì)算呢?下面由學(xué)習(xí)啦小編給你做出詳細(xì)的cpu主頻計(jì)算方法介紹!希望對(duì)你有幫助!
cpu主頻計(jì)算方法一
一般的CPU頻率在3GHz左右就比較好,但CPU主頻不是性能定位的指標(biāo)。
1、CPU的架構(gòu)影響力最大,例如P4 3.0GHz的架構(gòu)相比Haswell架構(gòu),性能差距很遠(yuǎn)。
2、散熱器性能,散熱不好,會(huì)導(dǎo)致CPU性能下降。
3、主板供電不足時(shí),CPU性能也有一定影響。
cpu主頻計(jì)算方法二
雙核CPU主頻跟其中每個(gè)單核處理器的主頻是一致的,也就是說(shuō),主頻的概念和含義就是每個(gè)處理器核心的時(shí)鐘頻率,它們之間是相同設(shè)計(jì)的,并沒(méi)有疊加計(jì)算主頻的情況。
CPU的核心架構(gòu)在發(fā)展到多核的時(shí)候,目的主要為了多任務(wù)的并行處理更快捷方便,因?yàn)槔系膯魏肆魉€(xiàn)形式已經(jīng)無(wú)法滿(mǎn)足日漸增長(zhǎng)的多任務(wù)需求,而每個(gè)核心的頻率又無(wú)法繼續(xù)大幅度增加
所以通過(guò)多個(gè)核心并存并行的方式進(jìn)行。這里的并行不是對(duì)一個(gè)任務(wù)分解為小任務(wù)單元后同時(shí)計(jì)算運(yùn)行,而是每個(gè)處理器核心對(duì)應(yīng)一個(gè)不同的任務(wù),各自之間幾乎獨(dú)立同時(shí)進(jìn)行,互不干擾運(yùn)算。
當(dāng)然,多核并行的執(zhí)行還要取決于程序支持多核運(yùn)算。但無(wú)論怎樣,整個(gè)CPU的主頻就是其中每個(gè)單核心的主頻。不存在其他的計(jì)算方式。
cpu主頻計(jì)算方法三
外頻X倍頻=主頻 外頻也叫CPU前端總線(xiàn)頻率或基頻,計(jì)量單位為“MHz“。CPU的主頻與外頻有一定的比例(倍頻)關(guān)系,由于內(nèi)存和設(shè)置在主板上的L2Cache的工作頻率與CPU外頻同步,所以使用外頻高的CPU組裝電腦,其整體性能比使用相同主頻但外頻低一級(jí)的CPU要高。這項(xiàng)參數(shù)關(guān)系古巴使用 主板的選擇。
倍頻 系數(shù)是CPU主頻和外頻之間的比例關(guān)系,一般為:主頻=外頻*倍頻。IIntel公司所有CPU(少數(shù)測(cè)試產(chǎn)品例外)的倍頻 通常已被鎖定(鎖頻),用戶(hù)無(wú)法用調(diào)整倍頻的方法來(lái)調(diào)整CPU的主頻,但仍然可以通過(guò)調(diào)整外頻為設(shè)置不同的主頻。ADM和其它公司的CPU未鎖頻。
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cpu處理技術(shù)
在解釋超流水線(xiàn)與超標(biāo)量前,先了解流水線(xiàn)(Pipeline)。流水線(xiàn)是Intel首次在486芯片中開(kāi)始使用的。流水線(xiàn)的工作方式就象工業(yè)生產(chǎn)上的裝配流水線(xiàn)。在CPU中由5-6個(gè)不同功能的電路單元組成一條指令處理流水線(xiàn),然后將一條X86指令分成5-6步后再由這些電路單元分別執(zhí)行,這樣就能實(shí)現(xiàn)在一個(gè)CPU時(shí)鐘周期完成一條指令,因此提高CPU的運(yùn)算速度。經(jīng)典奔騰每條整數(shù)流水線(xiàn)都分為四級(jí)流水,即指令預(yù)取、譯碼、執(zhí)行、寫(xiě)回結(jié)果,浮點(diǎn)流水又分為八級(jí)流水。超標(biāo)量是通過(guò)內(nèi)置多條流水線(xiàn)來(lái)同時(shí)執(zhí)行多個(gè)處理器,其實(shí)質(zhì)是以空間換取時(shí)間。而超流水線(xiàn)是通過(guò)細(xì)化流水、提高主頻,使得在一個(gè)機(jī)器周期內(nèi)完成一個(gè)甚至多個(gè)操作,其實(shí)質(zhì)是以空間換取時(shí)間。例如Pentium 4的流水線(xiàn)就長(zhǎng)達(dá)20級(jí)。將流水線(xiàn)設(shè)計(jì)的步(級(jí))越長(zhǎng),其完成一條指令的速度越快,因此才能適應(yīng)工作主頻更高的CPU。但是流水線(xiàn)過(guò)長(zhǎng)也帶來(lái)了一定副作用,很可能會(huì)出現(xiàn)主頻較高的CPU實(shí)際運(yùn)算速度較低的現(xiàn)象,Intel的奔騰4就出現(xiàn)了這種情況,雖然它的主頻可以高達(dá)1.4G以上,但其運(yùn)算性能卻遠(yuǎn)遠(yuǎn)比不上AMD 1.2G的速龍甚至奔騰III-s。
CPU封裝是采用特定的材料將CPU芯片或CPU模塊固化在其中以防損壞的保護(hù)措施,一般必須在封裝后CPU才能交付用戶(hù)使用。CPU的封裝方式取決于CPU安裝形式和器件集成設(shè)計(jì),從大的分類(lèi)來(lái)看通常采用Socket插座進(jìn)行安裝的CPU使用PGA(柵格陣列)方式封裝,而采用Slot x槽安裝的CPU則全部采用SEC(單邊接插盒)的形式封裝。還有PLGA(Plastic Land Grid Array)、OLGA(Organic Land Grid Array)等封裝技術(shù)。由于市場(chǎng)競(jìng)爭(zhēng)日益激烈,CPU封裝技術(shù)的發(fā)展方向以節(jié)約成本為主。
多線(xiàn)程
同時(shí)多線(xiàn)程Simultaneous Multithreading,簡(jiǎn)稱(chēng)SMT。SMT可通過(guò)復(fù)制處理器上的結(jié)構(gòu)狀態(tài),讓同一個(gè)處理器上的多個(gè)線(xiàn)程同步執(zhí)行并共享處理器的執(zhí)行資源,可最大限度地實(shí)現(xiàn)寬發(fā)射、亂序的超標(biāo)量處理,提高處理器運(yùn)算部件的利用率,緩和由于數(shù)據(jù)相關(guān)或Cache未命中帶來(lái)的訪(fǎng)問(wèn)內(nèi)存延時(shí)。當(dāng)沒(méi)有多個(gè)線(xiàn)程可用時(shí),SMT處理器幾乎和傳統(tǒng)的寬發(fā)射超標(biāo)量處理器一樣。SMT最具吸引力的是只需小規(guī)模改變處理器核心的設(shè)計(jì),幾乎不用增加額外的成本就可以顯著地提升效能。多線(xiàn)程技術(shù)則可以為高速的運(yùn)算核心準(zhǔn)備更多的待處理數(shù)據(jù),減少運(yùn)算核心的閑置時(shí)間。這對(duì)于桌面低端系統(tǒng)來(lái)說(shuō)無(wú)疑十分具有吸引力。Intel從3.06GHz Pentium 4開(kāi)始,部分處理器將支持SMT技術(shù)。
多核心
多核心,也指單芯片多處理器(Chip Multiprocessors,簡(jiǎn)稱(chēng)CMP)。CMP是由美國(guó)斯坦福大學(xué)提出的,其思想是將大規(guī)模并行處理器中的SMP(對(duì)稱(chēng)多處理器)集成到同一芯片內(nèi),各個(gè)處理器并行執(zhí)行不同的進(jìn)程。這種依靠多個(gè)CPU同時(shí)并行地運(yùn)行程序是實(shí)現(xiàn)超高速計(jì)算的一個(gè)重要方向,稱(chēng)為并行處理。與CMP比較,SMP處理器結(jié)構(gòu)的靈活性比較突出。但是,當(dāng)半導(dǎo)體工藝進(jìn)入0.18微米以后,線(xiàn)延時(shí)已經(jīng)超過(guò)了門(mén)延遲,要求微處理器的設(shè)計(jì)通過(guò)劃分許多規(guī)模更小、局部性更好的基本單元結(jié)構(gòu)來(lái)進(jìn)行。相比之下,由于CMP結(jié)構(gòu)已經(jīng)被劃分成多個(gè)處理器核來(lái)設(shè)計(jì),每個(gè)核都比較簡(jiǎn)單,有利于優(yōu)化設(shè)計(jì),因此更有發(fā)展前途。IBM 的Power 4芯片和Sun的MAJC5200芯片都采用了CMP結(jié)構(gòu)。多核處理器可以在處理器內(nèi)部共享緩存,提高緩存利用率,同時(shí)簡(jiǎn)化多處理器系統(tǒng)設(shè)計(jì)的復(fù)雜度。但這并不是說(shuō)明,核心越多,性能越高,比如說(shuō)16核的CPU就沒(méi)有8核的CPU運(yùn)算速度快,因?yàn)楹诵奶啵荒芎侠磉M(jìn)行分配,所以導(dǎo)致運(yùn)算速度減慢。在買(mǎi)電腦時(shí)請(qǐng)酌情選擇。2005年下半年,Intel和AMD的新型處理器也將融入CMP結(jié)構(gòu)。新安騰處理器開(kāi)發(fā)代碼為Montecito,采用雙核心設(shè)計(jì),擁有最少18MB片內(nèi)緩存,采取90nm工藝制造。它的每個(gè)單獨(dú)的核心都擁有獨(dú)立的L1,L2和L3 cache,包含大約10億支晶體管。
SMP
SMP(Symmetric Multi-Processing),對(duì)稱(chēng)多處理結(jié)構(gòu)的簡(jiǎn)稱(chēng),是指在一個(gè)計(jì)算機(jī)上匯集了一組處理器(多CPU),各CPU之間共享內(nèi)存子系統(tǒng)以及總線(xiàn)結(jié)構(gòu)。在這種技術(shù)的支持下,一個(gè)服務(wù)器系統(tǒng)可以同時(shí)運(yùn)行多個(gè)處理器,并共享內(nèi)存和其他的主機(jī)資源。像雙至強(qiáng),也就是所說(shuō)的二路,這是在對(duì)稱(chēng)處理器系統(tǒng)中最常見(jiàn)的一種(至強(qiáng)MP可以支持到四路,AMD Opteron可以支持1-8路)。也有少數(shù)是16路的。但是一般來(lái)講,SMP結(jié)構(gòu)的機(jī)器可擴(kuò)展性較差,很難做到100個(gè)以上多處理器,常規(guī)的一般是8個(gè)到16個(gè),不過(guò)這對(duì)于多數(shù)的用戶(hù)來(lái)說(shuō)已經(jīng)夠用了。在高性能服務(wù)器和工作站級(jí)主板架構(gòu)中最為常見(jiàn),像UNIX服務(wù)器可支持最多256個(gè)CPU的系統(tǒng)。
構(gòu)建一套SMP系統(tǒng)的必要條件是:支持SMP的硬件包括主板和CPU;支持SMP的系統(tǒng)平臺(tái),再就是支持SMP的應(yīng)用軟件。為了能夠使得SMP系統(tǒng)發(fā)揮高效的性能,操作系統(tǒng)必須支持SMP系統(tǒng),如WINNT、LINUX、以及UNIX等等32位操作系統(tǒng)。即能夠進(jìn)行多任務(wù)和多線(xiàn)程處理。多任務(wù)是指操作系統(tǒng)能夠在同一時(shí)間讓不同的CPU完成不同的任務(wù);多線(xiàn)程是指操作系統(tǒng)能夠使得不同的CPU并行的完成同一個(gè)任務(wù)。
要組建SMP系統(tǒng),對(duì)所選的CPU有很高的要求,首先、CPU內(nèi)部必須內(nèi)置APIC(Advanced Programmable Interrupt Controllers)單元。Intel 多處理規(guī)范的核心就是高級(jí)可編程中斷控制器(Advanced Programmable Interrupt Controllers–APICs)的使用;再次,相同的產(chǎn)品型號(hào),同樣類(lèi)型的CPU核心,完全相同的運(yùn)行頻率;最后,盡可能保持相同的產(chǎn)品序列編號(hào),因?yàn)閮蓚€(gè)生產(chǎn)批次的CPU作為雙處理器運(yùn)行的時(shí)候,有可能會(huì)發(fā)生一顆CPU負(fù)擔(dān)過(guò)高,而另一顆負(fù)擔(dān)很少的情況,無(wú)法發(fā)揮最大性能,更糟糕的是可能導(dǎo)致死機(jī)。
NUMA技術(shù)
NUMA即非一致訪(fǎng)問(wèn)分布共享存儲(chǔ)技術(shù),它是由若干通過(guò)高速專(zhuān)用網(wǎng)絡(luò)連接起來(lái)的獨(dú)立節(jié)點(diǎn)構(gòu)成的系統(tǒng),各個(gè)節(jié)點(diǎn)可以是單個(gè)的CPU或是SMP系統(tǒng)。在NUMA中,Cache 的一致性有多種解決方案,一般采用硬件技術(shù)實(shí)現(xiàn)對(duì)cache的一致性維護(hù),通常需要操作系統(tǒng)針對(duì)NUMA訪(fǎng)存不一致的特性(本地內(nèi)存和遠(yuǎn)端內(nèi)存訪(fǎng)存延遲和帶寬的不同)進(jìn)行特殊優(yōu)化以提高效率,或采用特殊軟件編程方法提高效率。NUMA系統(tǒng)的例子。這里有3個(gè)SMP模塊用高速專(zhuān)用網(wǎng)絡(luò)聯(lián)起來(lái),組成一個(gè)節(jié)點(diǎn),每個(gè)節(jié)點(diǎn)可以有12個(gè)CPU。像Sequent的系統(tǒng)最多可以達(dá)到64個(gè)CPU甚至256個(gè)CPU。顯然,這是在SMP的基礎(chǔ)上,再用NUMA的技術(shù)加以擴(kuò)展,是這兩種技術(shù)的結(jié)合。
亂序執(zhí)行
亂序執(zhí)行(out-of-orderexecution),是指CPU允許將多條指令不按程序規(guī)定的順序分開(kāi)發(fā)送給各相應(yīng)電路單元處理的技術(shù)。這樣將根據(jù)個(gè)電路單元的狀態(tài)和各指令能否提前執(zhí)行的具體情況分析后,將能提前執(zhí)行的指令立即發(fā)送給相應(yīng)電路單元執(zhí)行,在這期間不按規(guī)定順序執(zhí)行指令,然后由重新排列單元將各執(zhí)行單元結(jié)果按指令順序重新排列。采用亂序執(zhí)行技術(shù)的目的是為了使CPU內(nèi)部電路滿(mǎn)負(fù)荷運(yùn)轉(zhuǎn)并相應(yīng)提高了CPU的運(yùn)行程序的速度。
分枝技術(shù)
(branch)指令進(jìn)行運(yùn)算時(shí)需要等待結(jié)果,一般無(wú)條件分枝只需要按指令順序執(zhí)行,而條件分枝必須根據(jù)處理后的結(jié)果,再?zèng)Q定是否按原先順序進(jìn)行。
控制器
許多應(yīng)用程序擁有更為復(fù)雜的讀取模式(幾乎是隨機(jī)地,特別是當(dāng)cache hit不可預(yù)測(cè)的時(shí)候),并且沒(méi)有有效地利用帶寬。典型的這類(lèi)應(yīng)用程序就是業(yè)務(wù)處理軟件,即使擁有如亂序執(zhí)行(out of order execution)這樣的CPU特性,也會(huì)受內(nèi)存延遲的限制。這樣CPU必須得等到運(yùn)算所需數(shù)據(jù)被除數(shù)裝載完成才能執(zhí)行指令(無(wú)論這些數(shù)據(jù)來(lái)自CPU cache還是主內(nèi)存系統(tǒng))。當(dāng)前低段系統(tǒng)的內(nèi)存延遲大約是120-150ns,而CPU速度則達(dá)到了4GHz以上,一次單獨(dú)的內(nèi)存請(qǐng)求可能會(huì)浪費(fèi)200-300次CPU循環(huán)。即使在緩存命中率(cache hit rate)達(dá)到99.9%的情況下,CPU也可能會(huì)花50%的時(shí)間來(lái)等待內(nèi)存請(qǐng)求的結(jié)束-比如因?yàn)閮?nèi)存延遲的緣故。
在處理器內(nèi)部整合內(nèi)存控制器,使得北橋芯片將變得不那么重要,改變了處理器訪(fǎng)問(wèn)主存的方式,有助于提高帶寬、降低內(nèi)存延時(shí)和提升處理器性制造工藝:Intel的I5可以達(dá)到28納米,在將來(lái)的CPU制造工藝可以達(dá)到22納米。
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