不少人在看內(nèi)存參數(shù)時(shí)，會(huì)發(fā)現(xiàn)CL值，那么這個(gè)詞是什么意思呢?學(xué)習(xí)啦小編帶大家了解CL值是什么。

　　CL(CAS Latency)：為CAS的延遲時(shí)間，這是縱向地址脈沖的反應(yīng)時(shí)間，也是在一定頻率下衡量支持不同規(guī)范的內(nèi)存的重要標(biāo)志之一。

　　舉個(gè)例子來(lái)計(jì)算一下總延遲時(shí)間，比如一條DDR333內(nèi)存其存取時(shí)間為6ns，而其內(nèi)存時(shí)鐘周期為6ns(DDR內(nèi)存時(shí)鐘周期=1X2/內(nèi)存頻率，DDR400內(nèi)存頻率為400，則可計(jì)算出其時(shí)鐘周期為6ns)。我們?cè)谥靼宓腂IOS中將其CL設(shè)置為2.5，則總的延遲時(shí)間=6ns X2.5+6ns=21ns，而如果CL設(shè)置為2，那么總的延遲時(shí)間=6ns X2+6ns=18 ns，就減少了3ns的時(shí)間。

　　從總的延遲時(shí)間來(lái)看，CL值的大小起到了很關(guān)鍵的作用。所以對(duì)系統(tǒng)要求高和喜歡超頻的用戶通常喜歡購(gòu)買CL值較低的內(nèi)存。目前各內(nèi)存顆粒廠商除了從提高內(nèi)存時(shí)鐘頻率來(lái)提高DDR的性能之外，已經(jīng)考慮通過(guò)更進(jìn)一步的降低CAS延遲時(shí)間來(lái)提高內(nèi)存性能。

　　不過(guò)，并不是說(shuō)CL值越低性能就越好，因?yàn)槠渌囊蛩貢?huì)影響這個(gè)數(shù)據(jù)。例如，新一代處理器的高速緩存較有效率，這表示處理器比較少地直接從內(nèi)存讀取數(shù)據(jù)。再者，列的數(shù)據(jù)會(huì)比較常被存取，所以RAS-to-CAS的發(fā)生幾率也大，讀取的時(shí)間也會(huì)增多。最后，有時(shí)會(huì)發(fā)生同時(shí)讀取大量數(shù)據(jù)的情形，在這種情形下，相鄰的內(nèi)存數(shù)據(jù)會(huì)一次被讀取出來(lái)，CAS延遲時(shí)間只會(huì)發(fā)生一次。

　　選擇購(gòu)買內(nèi)存時(shí)，最好選擇同樣CL設(shè)置的內(nèi)存，因?yàn)椴煌俣鹊膬?nèi)存混插在系統(tǒng)內(nèi)，系統(tǒng)會(huì)以較慢的速度來(lái)運(yùn)行，也就是當(dāng)CL2.5和CL2的內(nèi)存同時(shí)插在主機(jī)內(nèi)，系統(tǒng)會(huì)自動(dòng)讓兩條內(nèi)存都工作在CL2.5狀態(tài)，造成資源浪費(fèi)。

　　內(nèi)存負(fù)責(zé)向CPU提供運(yùn)算所需的原始數(shù)據(jù)，而目前CPU運(yùn)行速度超過(guò)內(nèi)存數(shù)據(jù)傳輸速度很多，因此很多情況下CPU都需要等待內(nèi)存提供數(shù)據(jù)，這就是常說(shuō)的“CPU等待時(shí)間”。內(nèi)存?zhèn)鬏斔俣仍铰?，CPU等待時(shí)間就會(huì)越長(zhǎng)，系統(tǒng)整體性能受到的影響就越大。因此，快速的內(nèi)存是有效提升CPU效率和整機(jī)性能的關(guān)鍵之一。