ASIC分為全定制和半定制。全定制設(shè)計(jì)需要設(shè)計(jì)者完成所有電路的設(shè)計(jì)，因此需要大量人力物力，靈活性好但開發(fā)效率低下。如果設(shè)計(jì)較為理想，全定制能夠比半定制的ASIC芯片運(yùn)行速度更快。下面就由學(xué)習(xí)啦小編為大家介紹一下ASIC設(shè)計(jì)筆試題的文章，歡迎閱讀。

　　ASIC設(shè)計(jì)筆試題篇1

　　1,從RTL coding到GDS文件生成的5個(gè)步驟,簡(jiǎn)要描述具體做什么,使用了什么工具.

　　2,很多個(gè)英文簡(jiǎn)寫,選5個(gè)解釋是什么

　　FIFO, P&R, setup/hold time, CPLD, RISC, STA, ...

　　3,1)半加器和全加器的定義

　　2)用bool表達(dá)式表示一個(gè)全加器,并用門電路實(shí)現(xiàn)

　　3)用一個(gè)半加器和一個(gè)全加器實(shí)現(xiàn)一個(gè)快速進(jìn)位加法器

　　4,寫一個(gè)同步FIFO的控制邏輯,已知SRAM的連接,要求深度用DEPTH表示

　　5,南北橋通信過程是上電之后北橋詢問南橋是否準(zhǔn)備好,若準(zhǔn)備好進(jìn)入Connected狀態(tài),傳

　　輸數(shù)據(jù)和命令,若長(zhǎng)時(shí)間沒有數(shù)據(jù)傳輸則進(jìn)入Disconnected狀態(tài)以節(jié)約資源.給出了幾個(gè)狀態(tài)跳轉(zhuǎn)信號(hào)

　　1)畫狀態(tài)跳轉(zhuǎn)圖

　　2)若南北橋信號(hào)傳輸時(shí)延有2T,怎么修改狀態(tài)圖

　　3)若有握手信號(hào),怎么修改狀態(tài)圖

　　6,智力題

　　選做題,只記得4道了,還不全

　　1,1)6層電路板,有100M的高速信號(hào)和一層低速信號(hào),怎么分層,原因

　　2)小電容,偶合電容和大電容在電路中分別是什么作用

　　3)若板上有32個(gè)IO,同時(shí)跳變,開關(guān)跳變方式,給了幾個(gè)參數(shù),然后要計(jì)算電感電容大小

　　2,給出一個(gè)組合時(shí)序程序,已知幾個(gè)波形,畫其他信號(hào)的波形(組合邏輯,時(shí)序有posedge和negedge,參數(shù)還互相嵌套,非常煩雜)

　　2)3)問不記得了,沒做

　　3,a. caching 和 pre-fetch都是提高數(shù)據(jù)訪問效率的方法，簡(jiǎn)述其含義。

　　b. 說(shuō)明cache的兩種寫回方式。

　　c. 在嵌入式中，以上兩種方法分別可以被用在下面哪個(gè)功能中BIU和DMA。

　　4,M種顏色的球放入n個(gè)盒子中，每個(gè)盒子中球的個(gè)數(shù)和顏色不定，有一個(gè)m種顏色的色盤

　　，設(shè)計(jì)一種數(shù)據(jù)結(jié)構(gòu)，從n個(gè)盒子中拿出最小數(shù)量的盒子，填滿色盤。

　　例如m=5;n=6

　　盒子1：1, 3 ,4

　　盒子2：1

　　盒子3：2，5

　　盒子4：1，3

　　盒子5：2，4，5

　　盒子6：3

　　答案為：盒子1和盒子3

　　ASIC設(shè)計(jì)筆試題篇2

　　1,序列檢測(cè),寫代碼

　　2,寫代碼,實(shí)現(xiàn)將信號(hào)A進(jìn)行同步,產(chǎn)生信號(hào)B,信號(hào)A可視為無(wú)毛刺信號(hào)

　　RST hhhblllllllllllllllllllll

　　CLKA ababababababababababababab

　　A llllllahblllllllllllllll

　　CLKB lllahhbllahhbllahhbllah

　　B lllllllllllahhhhhbll

　　RST,CLKA,CLKB,A是輸入,B是輸出

　　3,異步FIFO定義,空滿信號(hào)是哪個(gè)時(shí)鐘域產(chǎn)生的

　　4,1)什么是setup time violation,hold time violation

　　2)一張圖,如果沒有setup time violation,計(jì)算最快時(shí)鐘周期

　　3)另外一張圖,是否有hold time violation,為什么?

　　ASIC設(shè)計(jì)筆試題篇3

　　1,描述一段PERL代碼的功能

　　2,用CMOS畫AB+CD,和主從觸發(fā)器

　　3,1)有輸入A[1:0]和B[1:0],輸出A_gt_B, A_lt_B, A_eq_B,寫代碼實(shí)現(xiàn),只能用與,或,非

　　邏輯2)寫激勵(lì)模塊,測(cè)試上面的代碼,要求三中不同的輸出,并且輸入20個(gè)時(shí)間單位變化一次,100個(gè)時(shí)間單位結(jié)束仿真

　　4,CACHE的優(yōu)點(diǎn),如果提高命中率

　　5,良好的代碼風(fēng)格哪些特點(diǎn),兩段代碼指出優(yōu)缺點(diǎn)

　　6,5輸入3輸出的選通模塊,設(shè)計(jì)一個(gè)算法,要求high performance,輸入相互獨(dú)立,優(yōu)先級(jí)相同