關(guān)于計(jì)算機(jī)硬件的面試題有哪些
時(shí)間：
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計(jì)算機(jī)硬件，是由許多不同功能模塊化的部件組合而成的，并在軟件的配合下完成輸入、處理、儲存、和輸出等4個(gè)操作步驟。下面是學(xué)習(xí)啦小編為你整理的硬件面試題，希望對你有所幫助!
1，用邏輯們和cmos電路實(shí)現(xiàn)ab+cd
2. 用一個(gè)二選一mux和一個(gè)inv實(shí)現(xiàn)異或
3. 給了reg的setup,hold時(shí)間，求中間組合邏輯的delay范圍。
Setup/hold time 是測試芯片對輸入信號和時(shí)鐘信號之間的時(shí)間要求。建立時(shí)間是指觸發(fā)器的時(shí)鐘信號上升沿到來以前，數(shù)據(jù)穩(wěn)定不變的時(shí)間。輸入信號應(yīng)提前時(shí)鐘上升沿(如上升沿有效)T時(shí)間到達(dá)芯片，這個(gè)T就是建立時(shí)間-Setup time.如不滿足setup time,這個(gè)數(shù)據(jù)就不能被這一時(shí)鐘打入觸發(fā)器，只有在下一個(gè)時(shí)鐘上升沿，數(shù)據(jù)才能被打入觸發(fā)器。保持時(shí)間是指觸發(fā)器的時(shí)鐘信號上升沿到來以后，數(shù)據(jù)穩(wěn)定不變的時(shí)間。時(shí)hold time不夠，數(shù)據(jù)同樣不能被打入觸發(fā)器。
4. 如何解決亞穩(wěn)態(tài)
5. 用verilog/vhdl寫一個(gè)fifo控制器
6. 用verilog/vddl檢測stream中的特定字符串
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